Downloadliste

Projektbeschreibung

GPL Cver is a full Verilog HDL IEEE P1364 standard
simulator. It is a high capacity commercial
quality interpretive Verilog simulator. Full
support for all three PLI interfaces is included:
tf_, acc_, and vpi_. Some Verilog 2001 features
are supported.

Systemanforderungen

Die Systemvoraussetzungen sind nicht definiert
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2004-03-03 20:41
1.10g

Es gibt jetzt ein Makefile für Cygwin, und PLI arbeitet mit Cygwin Version 1,55 und früher. Der Parameter-Code wurde neu geschrieben, bis XL für Pfund und defparams entsprechen.
Tags: Minor bugfixes
There is now a makefile for Cygwin, and PLI works with Cygwin release 1.55 and earlier. The parameter code has been rewritten to match XL for both pound and defparams.

2004-01-30 19:13
1.10f

Dies ist eine weitere kleine Bugfix-Release.
Tags: Minor bugfixes
This is another minor bugfix release.

2003-12-19 22:51
1.10d

Tags: Minor bugfixes

2003-09-20 10:05
1.10b

Diese Version behebt einen Fehler in der Aufnahme, die Änderung verursacht zusätzliche falsche $ überwachen, und ein Problem mit Null Breite verketten wiederholen konstante Ausdrücke.
Tags: Minor bugfixes
This version fixes a bug in the change recording that
caused extra incorrect $monitor, and a problem with zero
width concatenate repeat constant expressions.

2003-08-14 03:55
1.10

Tags: Initial freshmeat announcement

Project Resources