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コーディング規則

個人の趣味なのでSTARCルール等には従っていません。

Verilog

  1. 内部にフリップフロップやラッチを持つモジュールは、同期リセット・非同期リセットの両方に対応させる。
    具体的には、`or_negedge_RST_alwaysの条件に加える
    例: always @(posedge CLK `or_negedge_RESET_X)
  2. portでない信号(内部に閉じた信号)には先頭にi_を付ける
    例: wire i_SEL;
  3. 負論理の信号には末尾に_Xを付ける
    例: wire i_IRQ_X;
  4. #時間 を使用していなくても、各ファイルに`timescaleを入れる
    例: `timescale 1 ns / 1 ns
  5. テキストファイルは文字コードUTF-8、改行はUNIX(LFのみ)で作る。

VHDL

trunk/pblaz/rtl/vhdl 以下のソースコードは、以下のルールに従って書いたつもりです。

  1. portに関して、以下のsuffixをつける(OpenCores HDL modeling guidelines風味)。
    in _I
    out _O
    inout _IO
  2. signalに関して、以下のprefixをつける。
    D-FlipFlopに合成されることを意図したsignal R_
    単なるwireに合成されることを意図したsignal W_
  3. constantに関して、prefix C_ をつける。

言語に依存しない

  1. テストベンチは t<対象の名前>.v(hd) というファイル名にする。